堆疊更多電晶體，晶片反而更冷——這一看似反直覺的結論，成為華為半導體負責人何庭波最新論文試圖回答的核心問題論文。
9月4日，何庭波在中科院科技論文預釋出平臺ChinaXiv釋出論文《Huawei's τ Chip Was Supposed to Melt?》（《華為的τ晶片本該過熱燒燬？》），透過麒麟2026的實測資料，回應業界對3D堆疊晶片“高密度帶來高功耗、高發熱”的質疑論文。
論文資料顯示，麒麟2026電晶體密度較前代提升約55%，但在相同效能下，NPU功耗下降66%，GPU功耗下降58%論文。何庭波認為，晶片能耗的關鍵不只是“計算”，更在於“資料移動”——LogicFolding透過縮簡訊號傳輸距離，從源頭降低資料搬運能耗。
據第一財經，今年5月，華為對外發布“韜定律”，嘗試為後摩爾時代的半導體演進尋找一條新的技術路徑論文。而此次論文更新，也是華為試圖向外展示“τ晶片”是如何透過重構電路結構、縮簡訊號傳輸距離、壓縮傳輸延遲，將“時間維度革新”轉化為晶片效能、功耗、溫控的突破點，同時回應堆疊晶片“高密度等於高發熱”的行業質疑。
對於華為而言，τ定律能否在功耗、效能、製造和成本之間持續取得平衡，將成為這條技術路線能走多遠的關鍵論文。
“晶片最耗電的不是計算論文，而是資料搬運”
何庭波指出，業界長期更關注電晶體開關產生的計算能耗，卻低估了資料在晶片內部傳輸所消耗的能量論文。
她以“通勤”作類比：晶片也像上班族，電晶體執行計算需要能量，資料在不同計算模組之間長距離傳輸同樣需要付出能耗論文。
論文稱，在典型智慧手機工作負載中，動態功耗約佔總功耗的90%論文。按照動態功耗公式，電容的重要來源並非電晶體本身，而是金屬互連。傳輸距離越長，電容越大，能耗也越高。
何庭波據此認為，在先進工藝節點上，互連電容對能耗的影響已經超過電晶體本身論文。降低功耗因此不只有縮小電晶體這一條路徑，縮簡訊號傳輸距離同樣重要。
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這正是LogicFolding的理論基礎論文。
LogicFolding論文：把長距離“橫向通勤”變成短距離“垂直換乘”
LogicFolding並非簡單堆疊晶片，而是重新設計電路佈局，將原本橫向鋪開的平面電路安排至上下兩層，並透過混合鍵合建立高密度垂直互連，把部分長距離水平連線轉化為更短的垂直連線論文。
論文披露，在麒麟2026上，典型核心連線長度縮短約20%，關鍵路徑部分連線最多縮短70%；時鐘佈線長度縮短28%，時鐘緩衝器數量從約4.36萬個降至1.9萬個論文。
到麒麟2027，鍵合間距進一步縮小至1微米，垂直互連點超過1億個論文。華為預計未來三年內將鍵合間距推進至720奈米，垂直互連點超過2億個。
連線縮短意味著互連電容下降；同時，LogicFolding釋放的“時間餘量”還可以用於增加平行計算單元，讓更多單元以更低頻率、更低電壓執行，從而進一步降低功耗論文。
NPU功耗降66%論文，CPU仍是難點
論文給出的實測資料，成為何庭波回應“τ晶片會不會過熱”的關鍵依據論文。
在相同29 TOPS的AI推理效能下，麒麟2026的NPU時脈頻率下降63%，供電電壓由0.85V降至0.55V，功耗下降66%，功耗密度下降73%論文。全速執行時，摺疊後的NPU最高可實現70 TOPS，較前代提升141%。
GPU同樣表現明顯論文。在相同61幀/秒的效能下，電壓降低約200mV，功耗下降58%。
DSP則出現差異論文。麒麟2026在完成相同工作時功耗下降25%，但由於晶片面積同步縮小40%，功耗密度反而上升24%。何庭波表示，麒麟2027已改善這一問題，DSP功耗下降47%，功耗密度也低於平面設計基準。
CPU效能核心的收益相對有限論文。在相同效能下，頻率僅下降9%，功耗下降41%。原因在於CPU工作負載具有較強的序列特徵，難以像NPU、GPU一樣透過增加平行計算單元充分利用電壓降幅。
何庭波坦言，CPU部分仍需更復雜的設計、EDA工具支援和長期驗證，未來三到五年仍需要大量探索論文。
3D堆疊為何沒有更熱論文？關鍵在“熱點”
針對3D堆疊“必然加劇散熱”的質疑，何庭波認為，判斷散熱風險不能只看總髮熱量，還要看電晶體結溫以及熱量是否形成區域性熱點論文。
LogicFolding主要透過兩方面降低熱風險：一是在相同效能下減少總功耗，從而降低需要耗散的熱量；二是重新安排模組位置，讓高功耗模組錯位分佈，避免熱點在垂直方向直接疊加論文。
麒麟2026也沒有將全部電路垂直堆疊，而是重點摺疊關鍵路徑，並配合熱感知佈局論文。
因此，“τ晶片”沒有因為3D堆疊而過熱，並不意味著堆疊本身解決了散熱問題，而是透過縮簡訊號路徑降低能耗，再結合熱佈局最佳化，降低整體熱負荷和區域性熱點風險論文。
τ定律的邊界論文：時間餘量並非“免費效能”
何庭波同時明確，τ是時間縮放定律，而不是能量縮放定律論文。
LogicFolding帶來的“時間餘量”既可以用於降低功耗，也可以用於提升效能論文。如果將這部分餘量全部用於增加計算量，功耗並不會自然下降。因此，麒麟2026的低功耗表現，是設計者主動將部分時間餘量用於節能的結果。
這一路線仍面臨製造和設計挑戰，包括混合鍵合間距、上下層應力、CMP平坦化與清洗、晶圓翹曲、對準精度，以及更加複雜的EDA設計和驗證流程論文。
